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计算机组成原理习题1 (1)

发布时间:2019-07-05 03:18 来源:未知 编辑:admin

  计算机组成原理习题1 (1)_工学_高等教育_教育专区。计算机组成原理习题

  第三章 系统总线.计算机使用总线结构便于增减外设,同时_____。 .计算机使用总线结构便于增减外设,同时 。 A.减少了信息传输量 . B.提高了信息的传输速度 . C.减少了信息传输线的条数 . D. 加重了 加重了CPU的工作量 的工作量 答案:C 答案: 2.总线中地址线的作用是 .总线中地址线的作用是_____。 。 A. 只用于选择存储器单元 B. 由设备向主机提供地址 C.用于选择指定存储器单元和 设备接口电路的地址 .用于选择指定存储器单元和I/O设备接口电路的地址 答案: 答案:C 3. 在三种集中式总线控制中,____方式响应时间最快。 在三种集中式总线控制中, 方式响应时间最快。 方式响应时间最快 A.链式查询 . B.计数器定时查询 . C.独立请求 . 答案: 答案:C 4.在三种集中式总线控制中.独立请求方式响应时间最快,是 .在三种集中式总线控制中.独立请求方式响应时间最快, 代价的。 以____代价的。 代价的 A.增加仲裁器的开销 . B.增加控制线数 . C.增加仲裁器的开销和增加控制线数 . D. 增加总线占用时间 答案: 答案:B 5.所谓三总线结构的计算机是指 .所谓三总线结构的计算机是指_____。 。 A.地址线、数据线和控制线三组传输线 .地址线、 B.I/O总线、主存总线和 总线、 . 总线 主存总线和DMA总线三组传输线 总线三组传输线 C.I/O总线、主存总线和系统总线三组传输线 总线、 . 总线. 三种集中式总线控制中,_____方式对电路故障最敏感 三种集中式总线控制中, 方式对电路故障最敏感 A. 链式查询 B.计数器定时查询 . C.独立请求 . 答案: 答案:A 7.在计数器定时查询方式下,若每次计数从上一次计数的终止点 .在计数器定时查询方式下, 开始, 开始,则____。 。 A.设备号小的优先级高 . B.每个设备使用总线的机会相等 . C.设备号大的优先级高 . 答案: 答案:B 8.在计数器定时查询方式下,若计数从 开始,则_____。 开始, .在计数器定时查询方式下,若计数从0开始 。 A.设备号小的优先级高 . B.每个设备使用总线的机会相等 . C.设备号大的优先级高 . 答案: 答案:A 9.在独立请求方式下,若有 个设备,则_____。 个设备, .在独立请求方式下,若有N个设备 。 A.有一个总线请求信号和一个总线响应信号 . B.有N个总线请求信号和 个总线响应信号 个总线请求信号和N个总线响应信号 . 个总线请求信号和 C.有一个总线请求信号和 个总线响应信号 .有一个总线请求信号和N个总线响应信号 答案: 答案:B 10.在链式查询方式下,若有 个设备,则 个设备, .在链式查询方式下,若有N个设备 A.有N条总线请求线 . 条总线请求线 B.无法确定有几条总线请求线 . C.只有一条总线请求线 . 答案:C 答案: 16.总线通信中的同步控制是_____。 .总线通信中的同步控制是 。 A.只适合于 .只适合于CPU控制的方式 控制的方式 B.由统一时序控制的方式 . C.只适合于外围设备控制的方式 . D. 所有指令执行时间都相同的方式 答案: 答案:B 23.总线的异步通信方式 .总线的异步通信方式______。 。 A.不采用时钟信号,只采用握手信号 .不采用时钟信号, B.既采用时钟信号,又采用握手信号 .既采用时钟信号, C.既不采用时钟信号,又不采用握手信号 .既不采用时钟信号, 答案: 答案:A 24. 信息只用一条传输线,且采用脉冲传输的方式称为 信息只用一条传输线,且采用脉冲传输的方式称为____。 。 A. 串行传输 B.并行传输 C. 并串行传输 D. 分时传输 并行传输 答案: 答案:A 25. 信息可以在两个方向上同时传输的总线属于____。 信息可以在两个方向上同时传输的总线属于 。 A. 单工总线 B. 半双工总线 C. 全双工总线 D. 单向总线 答案: 答案:C 28. 异步串行通信的主要特点是 异步串行通信的主要特点是_____。 。 A. 通信双方不需要同步 B. 传送的每个字符是独立发送的 C. 字符之间的间隔时间应相同 D. 传送的数据中不含控制信息 答案: 答案:B 29. 在____计算机系统中,外设可以和主存储器单元统一编址。 计算机系统中, 计算机系统中 外设可以和主存储器单元统一编址。 A. 单总线 B. 双总线 C. 三总线 D. 以上三种都可以 答案: 答案:A 30. 在采用 在采用____对设备编址时,不需要专门的 指令组。 对设备编址时, 指令组。 对设备编址时 不需要专门的I/O指令组 A. 统一编址法 B. 单独编址法 C. 两者都是 D.两者都不是 两者都不是 答案: 答案:A 31. 在微型机系统中,外围设备通过 在微型机系统中,外围设备通过_____与主板的系统总线相连接。 与主板的系统总线相连接。 与主板的系统总线相连接 A. 适配器 B. 设备控制器 C. 计数器 D. 寄存器 答案: 答案:A 3.14 假设总线的时钟频率为 假设总线MHz,一个总线周期等于一个时 , 钟周期。若在一个总线位的数据 位的数据, 钟周期。若在一个总线传输周期可并行传送 位的数据,求该 总线的带宽。 总线的带宽。 数据传输率(总线带宽): 解: 数据传输率(总线带宽): 每秒传输的最大字节数(MBps) 每秒传输的最大字节数(MBps) 1个总线个总线位 字节) 故总线出输率为: 故总线 MBps ( 或求: 或求: 2B*8 = 16 MBps 3.16 在异步串行传输系统中,字符格式为:1个起始位、8个 在异步串行传输系统中,字符格式为: 个起始位 个起始位、 个 数据位、 个校验位 个校验位, 个终止位 若要求每秒传输120个数据 个终止位。 数据位、1个校验位,2个终止位。若要求每秒传输 个数据 计算数据传送的波特率和比特率。 帧,计算数据传送的波特率和比特率。 波特率(数据传输速率) 解: 波特率(数据传输速率)单位时间内传送的二进制数据 的位数 bps (1+8+1+2)×120 =1440 bps ) 数据位 起始位 校验位 空闲位 5、6、7、8位不等 、 、 、 位不等 1位 位 1位 位 0 0/1 0/1 1 1 1 0/1 低位 高位 停止位 1、1.5、2 位不等 、 、 一个帧结构 比特率: 比特率:单位时间内传送的二进制有效数据位数 bps 1440 * (8/12)= 960 bps 第四章 存储器 3.一个16K×32位的存储器,其地址线和数据线的总和是 .一个 位的存储器, × 位的存储器 A 48 B.46 C.36 . . 答案: 答案:B 4.一个 的存储器, .一个512KB的存储器,其地址线和数据线的总和是 的存储器 A. 17 B. 19 C.27 . . . 答案: 答案:C 5.某计算机字长是 位,它的存储容量是 .某计算机字长是16位 它的存储容量是64KB,按字编址, ,按字编址, 它的寻址范围是___。 它的寻址范围是 。 A.64K B.32KB C. 32K . . 答案: 答案:C 8.某计算机字长是 位,它的存储容量是 .某计算机字长是32位 它的存储容量是256KB,按字编址, ,按字编址, 它的寻址范围是_____。 它的寻址范围是 。 A. 128K B.64K C. 64KB . . 答案: 答案:B 12.若主存每个存储单元为16位,则 .若主存每个存储单元为 位 A.其地址线根 B.其地址线数与 无关 .其地址线无关 C.其地址线数与 有关 .其地址线有关 答案: 答案:B 29.一个四体并行低位交叉存储器,每个模块的容量是 .一个四体并行低位交叉存储器,每个模块的容量是64K × 32位,存取周期为 是正确的。 位 存取周期为200 ns,在下述说法中 ,在下述说法中____是正确的。 是正确的 A.在200 ns内,存储器能向 提供256位二进制信息 . 内 存储器能向CPU提供 提供 位二进制信息 B.在200 ns内,存储器能向 提供128位二进制信息 . 内 存储器能向CPU提供 提供 位二进制信息 C. 在50 ns内,每个模块能向 提供32位二进制信息 内 每个模块能向CPU提供 位二进制信息 提供 答案: 答案:B 28 交叉编址的存储器实质是一种 交叉编址的存储器实质是一种___存储器,它能 存储器, 执行___ 存储器 它能___执行 执行 独立的读/写操作。 独立的读/写操作。 A. 模块式,并行,多个 模块式,并行, B.模块式,串行,多个 .模块式,串行, C. 整体式,并行,一个 整体式,并行, 答案: 答案:A 51.下列说法中正确的是____。 .下列说法中正确的是 。 A.Cache与主存统一编址,Cache的地址空间是主存地址空 与主存统一编址, . 与主存统一编址 的地址空间是主存地址空 间的一部分 B.主存储器只由易失性的随机读/写存储器构成 .主存储器只由易失性的随机读/ C. 单体多字存储器主要解决访存速度的问题 答案: 答案:C 52.Cache的地址映像中,若主存中的任一块均可映射到 的地址映像中, . 的地址映像中 Cache内的任一块的位置上,称作 内的任一块的位置上, 内的任一块的位置上 称作_____。 。 A.直接映像 B.全相联映像 c.组相联映像 . . . 答案: 答案:B 54.下列器件中存取速度最快的是 .下列器件中存取速度最快的是____。 。 A.Cache B.主存 c.寄存器 . . . 答案: 答案:C 1.如果一个高速缓存系统中,主存容量为12MB,Cache容量为 如果一个高速缓存系统中,主存容量为 , 容量为 如果一个高速缓存系统中 400KB,则该存储系统总容量为 ,则该存储系统总容量为: A.12MB+400KB B.12MB C.400KB D.12MB-400KB 答案: 答案:B 4.7 一个容量为 一个容量为16K×32位的存储器,其地址线和数据线的总和 位的存储器, × 位的存储器 是多少?当选用下列不同规格的存储芯片时,各需要多少片? 是多少?当选用下列不同规格的存储芯片时,各需要多少片? 1K×4位,2K×8位,4K×4位,16K×1位,4K×8位, × 位 × 位 × 位 × 位 × 位 8K×8位 × 位 解: 地址线根; 根 需要的片数为: 需要的片数为: 1K×4:16K×32 / 1K×4 = 16×8 = 128片 × : × × × 片 2K×8:16K×32 / 2K×8 = 8×4 = 32片 × : × × × 片 4K×4:16K×32 / 4K×4 = 4×8 = 32片 × : × × × 片 16K×1:16K×32 / 16K×1 = 32片 × : × × 片 4K×8:16K×32 / 4K×8 = 4×4 = 16片 × : × × × 片 8K×8:16K×32 / 8K×8 = 2×4 = 8片 × : × × × 片 4.11 一个 一个8K*8的动态 的动态RAM芯片,其内部结构排列成 芯片, 的动态 芯片 其内部结构排列成256*256形 形 存取周期为0.1? 。试问采用集中刷新、 式,存取周期为 ?s。试问采用集中刷新、分散刷新及异步刷 新三种方式的刷新间隔各为多少? 新三种方式的刷新间隔各为多少? 解:集中:2ms 集中: 分散: 分散:256*0.1 = 25.6 ?s 异步: 异步:2ms 读 /写或维持 写或维持 周期序号 0 1 2 (或:256*0.2 = 51.2 ?s) ) 刷新 19743 19744 写或维持 读/写或维持 19999 0 1 ??? ??? ??? tc tc X Y t c t c tc t c ??? V W 0 1 tc 127 地址序号 19744 个周期( 个周期 1974.4 ?s) ( 256 个周期 25.6 ?s) ( 刷新序号 ( 刷新时间间隔 2 m s) ) W/R REF 0 W/R W/R REF 254 W/R REF 255 W/R W/R REF t M tR tC … 刷新间隔 256 个存取周期 (存取周期为 0.1 ?s + 0.1 ?s ) 存取周期为 或 0.05 ?s + 0.05 ?s 1 1 1 7.8?s ? 刷新时间间隔( 刷新时间间隔(2ms) ) 7.8?s ? 4.14 某8位微型机地址码为 位,若使用 ×4位的 位微型机地址码为18位 若使用4K× 位的 位的RAM芯片 位微型机地址码为 芯片 组成模块板结构的存储器,试问: 组成模块板结构的存储器,试问: (1)该机所允许的最大主存空间是多少? )该机所允许的最大主存空间是多少? (2)若每个模块板为 )若每个模块板为32K×8位,共需几个模块板? × 位 共需几个模块板? 芯片? (3)每个模块板内共有几片 )每个模块板内共有几片RAM芯片? 芯片 (4)共有多少片 )共有多少片RAM? ? 如何选择各模块板? (5)CPU如何选择各模块板? ) 如何选择各模块板 解: (1)218 = 256K,则该机所允许的最大主存空间是 ) ,则该机所允许的最大主存空间是256K×8位 × 位 256KB); (或256KB); (2)模块板总数 = 256K×8 / 32K×8 = 8块; ) × × 块 (3)板内片数 = 32K×8位 / 4K×4位 = 8×2 = 16片; ) × 位 × 位 × 片 (4)总片数 = 16片×8 = 128片; ) 片 片 通过最高3位地址译码选板 位地址译码选片。 (5)CPU通过最高 位地址译码选板,次高 位地址译码选片。 ) 通过最高 位地址译码选板,次高3位地址译码选片 地址格式分配如下: 地址格式分配如下: 17 16 15 14 13 12 11 板地址3位 片地址3位 片内地址12位 板地址 位 片地址 位 片内地址 位 0 4.15 设CPU共有 根地址线根数据线根地址线 根数据线, 共有 根地址线, 根数据线 并用MREQ(低电 ( 平有效)作访存控制信号, 作读写命令信号( 平有效)作访存控制信号,R/W作读写命令信号(高电平为读, 作读写命令信号 高电平为读, 低电平为写)。现有下列存储芯片: )。现有下列存储芯片 低电平为写)。现有下列存储芯片: ROM(2K×8位,4K×4位,8K×8位), ( × 位 × 位 × 位),RAM(1K×4位, ( × 位 2K×8位,4K×8位),及74138译码器和其他门电路(门电 译码器和其他门电路( × 位 × 位),及 译码器和其他门电路 路自定)。试从上述规格中选用合适芯片,画出CPU和存储芯 )。试从上述规格中选用合适芯片 路自定)。试从上述规格中选用合适芯片,画出 和存储芯 片的连接图。要求如下: 片的连接图。要求如下: 地址为系统程序区, (1)最小 地址为系统程序区,4096~16383地址范围为 )最小4K地址为系统程序区 地址范围为 用户程序区; 用户程序区; (2)指出选用的存储芯片类型及数量; )指出选用的存储芯片类型及数量; (3)详细画出片选逻辑。 )详细画出片选逻辑。 解: (1)地址空间分配图: )地址空间分配图: (2)选片:ROM:4K×4位:2片; )选片: : × 位 片 RAM:4K×8位:3片; : × 位 片 和存储器连接逻辑图及片选逻辑: (3)CPU和存储器连接逻辑图及片选逻辑: ) 和存储器连接逻辑图及片选逻辑 解: (1) 地址空间分配图 A15 A11 A7 A3 A0 0 0 0 0,0 0 0 0,0 0 0 0,0 0 0 0 , , , 0 0 0 0,1 1 1 1,1 1 1 1,1 1 1 1 , , , 0 0 0 1,0 0 0 0,0 0 0 0,0 0 0 0 , , , 0 0 0 1,1 1 1 1,1 1 1 1,1 1 1 1 , , , 0 0 1 0,0 0 0 0,0 0 0 0,0 0 0 0 , , , 0 0 1 0,1 1 1 1,1 1 1 1,1 1 1 1 , , , 0 0 1 1,0 0 0 0,0 0 0 0,0 0 0 0 , , , 0 0 1 1,1 1 1 1,1 1 1 1,1 1 1 1 , , , (2)选片:ROM:4K×4位:2片; )选片: : × 位 片 RAM:4K×8位:3片; : × 位 片 4KROM*2 0~FFFH 4KRAM 1000~1FFFH 4KRAM 2000~2FFFH 4KRAM 3000~3FFFH 和存储器连接逻辑图及片选逻辑: (3)CPU和存储器连接逻辑图及片选逻辑: ) 和存储器连接逻辑图及片选逻辑 共有16根地址线 根数据线, 例.设CPU共有 根地址线根数据线,并用 共有 根地址线, 根数据线 并用MREQ作为访存控 作为访存控 制信号(低电平有效 低电平有效), 作为读/ 高电平为读, 制信号 低电平有效 ,WR作为读/写控制信号 高电平为读,低电 作为读 写控制信号(高电平为读 平为写)。现有芯片及各种门电路(门电路自定 门电路自定) 如图所示。 平为写 。现有芯片及各种门电路 门电路自定 ,如图所示。画出 CPU与存储器的连接图,要求: 与存储器的连接图, 与存储器的连接图 要求: (1)存储芯片地址空间分配为:0—2047为系统程序区;2048— 存储芯片地址空间分配为: 为系统程序区; 存储芯片地址空间分配为 为系统程序区 8191为用户程序区。 为用户程序区。 为用户程序区 (2)指出选用的存储芯片类型及数量。 指出选用的存储芯片类型及数量。 指出选用的存储芯片类型及数量 (3)详细画出片选逻辑。 详细画出片选逻辑。 详细画出片选逻辑 确定主存地址分配 主存地址分配: 解: (1) 确定主存地址分配: 0~2047D = 0 ~ 7FF H 2048—8191D = 800 ~ 1FFFH A15 A11 A7 A3 A0 0 0 0 0,0 0 0 0,0 0 0 0,0 0 0 0 , , , ROM 2K*8 0 0 0 0,0 1 1 1,1 1 1 1,1 1 1 1 , , , 0 0 0 0,1 0 0 0,0 0 0 0,0 0 0 0 , , , RAM 8K*8 0 0 0 1,1 1 1 1,1 1 1 1,1 1 1 1 , , , (2) 选片: 选片: 1片 2K×8位 ROM 片 × 位 3片 2K×8位 RAM 片 × 位 (3) 片选及地址分配: 片选及地址分配: ROM,RAM片内地址 A10 ~ A0 , 片内地址 片选地址: 分别接到3-8译码器的各端 译码器的各端, 片选地址: A15 ~ A11 分别接到 译码器的各端,其中 A15 ~ A14 恒为 。 恒为0。 (1) 确定主存地址分配: 确定主存地址分配 主存地址分配: 0~2047D = 0 ~ 7FF H 2048—8191D = 800 ~ 1FFFH A15 A11 A7 A3 A0 0 0 0 0,0 0 0 0,0 0 0 0,0 0 0 0 , , , 0 0 0 0,0 1 1 1,1 1 1 1,1 1 1 1 , , , 0 0 0 0,1 0 0 0,0 0 0 0,0 0 0 0 , , , 0 0 0 0,1 1 1 1,1 1 1 1,1 1 1 1 , , , 0 0 0 1,0 0 0 0,0 0 0 0,0 0 0 0 , , , 0 0 0 1,0 1 1 1,1 1 1 1,1 1 1 1 , , , 0 0 0 1,1 0 0 0,0 0 0 0,0 0 0 0 , , , 0 0 0 1,1 1 1 1,1 1 1 1,1 1 1 1 , , , 2KROM 0~7FFH 2KRAM 800~FFFH 2KRAM 1000~17FFH 2KRAM 1800~1FFFH 共有16根地址线 根数据线, 例.设CPU共有 根地址线根数据线,并用 共有 根地址线, 根数据线 并用MREQ作为访存控制 作为访存控制 信号(低电平有效 低电平有效), 作为读/ 高电平为读, 信号 低电平有效 ,用WR作为读/写控制信号 高电平为读,低电平 作为读 写控制信号(高电平为读 为写)。现有下列存储芯片: × 位 为写 。现有下列存储芯片:1K×4位RAM,4K×8位RAM,2K×8 , × 位 , × 位ROM以及 以及74138译码器和各种门电路,如图所示。画出CPU与存储 译码器和各种门电路,如图所示。画出 与存储 以及 译码器和各种门电路 芯片的连接图,要求: 芯片的连接图,要求: (1)主存地址空间分配:8000H—87FFH为系统程序区;8800H— 主存地址空间分配: 为系统程序区; 主存地址空间分配 为系统程序区 8BFFH为用户程序区。 为用户程序区。 为用户程序区 (2)合理选用上述存储芯片,说明各选几片。 合理选用上述存储芯片, 合理选用上述存储芯片 说明各选几片。 (3)详细画出存储芯片的片选逻辑。 详细画出存储芯片的片选逻辑。 详细画出存储芯片的片选逻辑 确定主存地址分配 主存地址分配: 解: (1) 确定主存地址分配: A15 A11 A7 A3 A0 1 0 0 0,0 0 0 0,0 0 0 0,0 0 0 0 , , , 1 0 0 0,0 1 1 1,1 1 1 1,1 1 1 1 , , , 1 0 0 0,1 0 0 0,0 0 0 0,0 0 0 0 , , , 1 0 0 0,1 0 1 1,1 1 1 1,1 1 1 1 , , , (2) 选片: 选片: 1片 2K×8位 ROM × 位 片 2片 1K×4位 RAM 片 × 位 ROM 2K*8 RAM 1K*8 (3) 片选及地址分配: 片选及地址分配: ROM:片内地址 A10 ~ A0 : RAM:片内地址 A9 ~ A0 : 片选地址: 还要考虑A 分别接到3-8译码器的 片选地址: A15 ~ A11 (还要考虑 10)分别接到 译码器的 各端。 各端。 4.32 设某机主存容量为 设某机主存容量为4MB,Cache容量为 容量为16KB,每字块有 , 容量为 ,每字块有8 个字,每字32位 设计一个四路组相联映射( 个字,每字 位,设计一个四路组相联映射(即Cache每组内 每组内 共有4个字块 个字块) 组织, 共有 个字块)的Cache组织,要求: 组织 要求: (1)画出主存地址字段中各段的位数; )画出主存地址字段中各段的位数; 的初态为空, 依次从主存第0、 、 (2)设Cache的初态为空,CPU依次从主存第 、1、2……89 ) 的初态为空 依次从主存第 号单元读出90个字 主存一次读出一个字), 个字( ),并重复按此次序 号单元读出 个字(主存一次读出一个字),并重复按此次序 读8次,问命中率是多少? 次 问命中率是多少? 的速度是主存的6倍 试问有Cache和无 和无Cache相 (3)若Cache的速度是主存的 倍,试问有 ) 的速度是主存的 和无 相 速度提高多少倍? 比,速度提高多少倍? 答: (1) 由于容量是按字节表示的,则主存地址字段格式划分如下 由于容量是按字节表示的, Cache 16KB / (8*4B) = 512 (块) Cache 组数 512 / 4 = 128 (组) 21 10位 位 12 11 7位 位 5 4 5位 位 0 (2) 未命中次数 90 / 8 ≈12 命中率 h=(90*8-12) / 90*8 = 98.3% (3) 没有 没有Cache的访问时间为 的访问时间为6t*720, 的访问时间为 , 有Cache的访问时间为 t*(720-12)+6t*12, 的访问时间为 , 则有Cache和没有 和没有Cache相比,速度提高倍数 相比, 则有 和没有 相比 速度提高倍数: 6t*720 t*(720t*(720-12)+6t*12 或; ta = h × tc+ (1-h)× tm - × –1 = 4.54 = 0.983t +(1-0.983) 6t = 1.0905t 6t / 1.0905t -1 = 4.54 1. Cache 的命中率 CPU 欲访问的信息在 Cache 中的 比率 h = Nc Nc + Nm 2. Cache – 主存系统平均访问时间: 主存系统平均访问时间: 访问 主存 的时间为 tm ,Cache 命中率 为 h,访问 Cache 的时间为 tc ta = h × tc+ (1-h)× tm - × 3. Cache –主存系统的效率 主存系统的效率e 主存系统的效率 访问 Cache 的时间 e= 则 e= 平均访问时间 tc h × tc+ (1-h)× tm - × × 100% × 100% 例.设果计算机采用直接映像Cache,巳知主存容量为4MB, 设果计算机采用直接映像Cache,巳知主存容量为4MB, Cache 4MB Cache容量4096B,字块长度为8个字(32 容量4096B (32位 Cache容量4096B,字块长度为8个字(32位/字)。 (1)画出反映主存与Cache映像关系的主存地址各字段分配框图 画出反映主存与Cache映像关系的主存地址各字段分配框图, (1)画出反映主存与Cache映像关系的主存地址各字段分配框图, 并说明每个字段的名称及位数。 并说明每个字段的名称及位数。 (2)设Cache初态为空、若CPU依次从主存第0,1,…,99号单 (2)设Cache初态为空、 CPU依次从主存第0 99号单 初态为空 依次从主存第 元读出100 100个字 主存一次读出一个字) 并重复按此次序读10 元读出100个字 (主存一次读出一个字)。并重复按此次序读10 问命中率为多少? 次,问命中率为多少? (3)如果Cachc的存取时间是50ns,主存的存取时间是500ns 如果Cachc的存取时间是50ns 500ns, (3)如果Cachc的存取时间是50ns,主存的存取时间是500ns, 根据(2)求出的命中率,求平均存取时间。 (2)求出的命中率 根据(2)求出的命中率,求平均存取时间。 (4)计算Cachc一主存系统的效率 计算Cachc一主存系统的效率。 (4)计算Cachc一主存系统的效率。 Cache块 4096/4) 128( ——7 解: (1) Cache块: (4096/4)/8 = 128(块)——7位地址 主存块: 4MB/4) 17位地址 主存块: (4MB/4)/8 = 128K (块)—— 17位地址 块内地址: 按字节(因主存按字节编址) 32字节——5 字节—— 块内地址: 按字节(因主存按字节编址) 32字节——5位 地址 主存块标记10位 主存块标记 位 cache块地址 位 块地址7位 块地址 块内地址5位 块内地址 位 由于Cache初态为空,且块长为8 因此CPU第一次读100 Cache初态为空 CPU第一次读100个 (2) 由于Cache初态为空,且块长为8,因此CPU第一次读100个 字时,共有13次末被命中,即读第0 13次末被命中 16、 96号单元时 字时,共有13次末被命中,即读第0、8、16、…、96号单元时 末命中) 以后9次重复读这100个字时均命中, 100个字时均命中 末命中),以后9次重复读这100个字时均命中,故命中率为 [(100*10-13)/100*10]*100%=98.7% [(100*10-13)/100*10]*100%=98.7% %=98.7 (3)平均访问时间: +(1-0.987)*500ns= (3)平均访问时间:0.987*50ns +(1-0.987)*500ns=55.85ns 平均访问时间 (4)cacke一主存系统的效率为 (4)cacke一主存系统的效率为 (50ns/55.85ns)×100%=89.5% (50ns/55.85ns)×100%=89.5% %=89.5 例.有一主存——Cache层次的存储器,其主存容量1MB,Cache容量 有一主存——Cache层次的存储器,其主存容量1MB,Cache容量 ——Cache层次的存储器 1MB 64KB,每块8KB 若采用直接映象方式, 8KB, 64KB,每块8KB,若采用直接映象方式,求: 主存的地址格式? (1)主存的地址格式? 主存地址为25301H 问它在主存的哪一块? 25301H, (2)主存地址为25301H,问它在主存的哪一块? 解: (1) Cache: 主存: 主存: 64KB / 8KB = 8 (块) 块 1MB / 8KB = 128 (块) 块 块内地址 13位 13位 Cache块号 主存块标记 Cache块号 4位 (2) 3位 25301H = 0010 0101 0011 0000 0001

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